（原标题：台积电巨型芯片贪图）

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跟着台积电准备扩大其芯片封装技艺的物理范畴，半导体行业正迈向一个垂危的里程碑。在最近的北好意思技艺接头会上，台积电注释先容了新一代CoWoS（晶圆上芯片封装）技艺的贪图，该技艺粗略拼装比咫尺量产的芯片尺寸大得多的多芯片处理器。

如今的高端处理器，尤其是那些搭救数据中心和东谈主工智能使命负载的处理器，依然依赖多芯片想象来知足对性能和内存带宽欺压增长的需求。台积电咫尺的 CoWoS 处置决策可容纳面积高达 2，831 平方毫米的中介层，是程序光掩模版面积的三倍多，而受 EUV 光刻技艺的拆伙，程序光掩模版面积仅为 830 至 858 平方毫米。

该技艺依然应用于 AMD 的 Instinct MI300X 和 Nvidia 的 B200 GPU 等居品，这些居品将大型想象芯片组与高带宽内存堆栈规划在沿路。

可是，跟着东谈主工智能和高性能想象应用的复杂性欺压增长，对更多硅的需求也日益增长。为了大意这一挑战，台积电正在确立一种全新的 CoWoS-L 封装技艺，筹画最早于来岁推出，该技艺搭救面积高达 4，719 平方毫米（约为光罩极限的 5.5 倍）的中介层，并需要 100×100 毫米的基板尺寸。这将允许最多 12 个高带宽存储器堆栈，比拟现存智力有显赫训导。

台积电筹画，秉承该技艺制造的芯片将提供比现在当先想象卓越三倍半的想象性能，有可能知足 Nvidia Rubin GPU 等行将推出的处理器的需求。

瞻望以前，台积电贪图冲破极限，推出更大的封装：将 7，885 平方毫米的中介层装配在 120×150 毫米的基板上，其尺寸略大于程序 CD 盒。这意味着光罩面积将超出极限 9.5 倍，真实是该公司之前 8 倍光罩封装面积的两倍。

如斯广宽的组件不错容纳四个 3D 堆叠集成芯片系统、十二个 HBM4 内存堆栈和多个输入/输出芯片，为性能和集成赞成了新的标杆。

关于性能条目极高的客户，台积电还提供晶圆级系统 (SoW-X) 技艺，上盈配资该技艺粗略将整块晶圆集成到单个芯片中。咫尺，只须 Cerebras 和特斯拉等少数公司将晶圆级集成用于专用 AI 处理器，但跟着超大尺寸芯片需求的增长，台积电筹画该技艺将获得更鄙俚的应用。

这些硕大无比处理器濒临着巨大的工程挑战。为大型多芯片组件供电需要调动的处置决策，因为它们需要数千瓦的功率，远远超出了传统做事器想象的承受智力。

为了处置这个问题，台积电正在将先进的电源经管电旅途直集成到芯片封装中。该公司应用其N16 FinFET技艺，将单片电源经管IC和晶圆上电感器镶嵌到CoWoS-L基板中，从辛勤毕电源在封装中的高效传输。

这种措施裁减了电阻并提高了电源完好性，从辛勤毕了动态电压休养和对欺压变化的使命负载的快速响应。镶嵌式深沟槽电容器进一步牢固了电气性能，滤除了电压波动，确保在高想象负载下可靠开动。

这些越过反应了向系统级共同优化的更鄙俚转换，其中电力运输、封装和硅想象被视为相互关联的元素，而不是单独的关心点。

可是，向更大尺寸的芯片封装迈进并非莫得挑战。新基板的物理尺寸，尤其是 100×100 毫米和 120×150 毫米的尺寸，正在冲破现存模块程序（举例 OAM 2.0）的极限，况且可能需要新的系统和电路板想象措施。

热经管是另一个关键挑战。跟着处理器尺寸和功耗的增长，它们会产生多数的热量。硬件制造商正在探索先进的冷却技艺，包括径直液冷和浸没式冷却，以保执这些芯片高效开动。

台积电已与配结伴伴配合确立用于数据中心的浸入式冷却处置决策。这些处置决策即使在高负载下也能显赫降顽劣耗并牢固芯片温度。可是，将这些冷却技艺径直集成到芯片封装中仍然是以前的挑战。

https://www.techspot.com/news/107695-tsmc-unveils-plans-giant-ai-chips-meet-surging.html

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